从物理，
一步步攀向自己的芯片。

平面MOS → FinFET → GAA纳米片：栅极从更多方向包围沟道，改善短沟道静电控制。TSMC称N2已于2025年第四季度量产；Intel于2026年发布采用18A的Core Ultra Series 3。

沟道变短时，漏端更容易干扰开关，源漏隧穿也更显著。传统热发射MOS在约300 K时，理想亚阈值摆幅下限约60 mV/dec；它不是所有开关器件的宇宙定律。

GAA改善控制，但不会消除热统计和量子效应。更薄沟道引入接触、迁移率与制造波动；更低电压又可能牺牲速度和噪声裕量。

EUV使用13.5 nm光；High-NA把数值孔径从0.33提高到0.55，以提升成像能力。节点名“2 nm”并不代表用2 nm波长照射，也不代表所有结构尺寸均为2 nm。

特征变小后，光子数与材料反应的随机波动，会造成线边粗糙、缺孔或桥连。提高NA还会压缩景深；薄胶、刻蚀转移和多层对准也必须一起成立。

增加曝光剂量可以改善部分统计噪声，却降低吞吐量、增加成本；更好的镜头也不能单独解决光刻胶化学和缺陷。

薄膜、刻蚀与材料工程已能在极薄结构上控制器件；研发继续探索二维半导体及更复杂的堆叠结构。

当有效厚度只有很少原子层时，同样绝对值的厚度变化会产生更大的相对误差。界面陷阱、杂质、接触电阻与晶圆级均匀性可能比理想材料性能更早卡住产品。

一种材料在小面积样品上高性能，并不等于可以低温、低缺陷、大面积集成；替换材料还要兼容整条工艺。

背面供电将电源与正面信号布线分开；Intel 18A中的PowerVia已进入产品。互连、单元、封装开始联合优化，而非各自独立求最优。

导线越细，电阻不只是按截面积变大，还会受界面散射等效应影响；RC延迟、电迁移和局部热点抬升。器件变密却无法等比例降低电压，热密度就会吃掉收益。

背面供电释放布线资源，但增加工艺整合难度；3D堆叠缩短通信距离，却可能使散热更困难。上式仅表示动态功耗，漏电和IO功耗还要另计。

缓存层级、HBM和Chiplet协作，把计算和存储放得更近。3DFabric以不同互连与封装方式支持多芯片系统。

算力增加并不意味着存储带宽等比增加；数据搬运需要能量、引脚和布线资源。存储容量、带宽、延迟和可靠性也无法只靠逻辑制程同步缩放。

更近的堆叠减少部分通信代价，却增加热和装配压力；缓存更大占用面积，更多带宽增加系统成本。先进封装是新的工程战场，不是免费的外挂。

3D NAND通过垂直堆叠增加容量，发展方向已不只是把二维线宽做小。SK hynix的技术文章讨论了高纵横比刻蚀、应力与电流退化。

层数提高会让深孔刻蚀更难控制；孔形、介质完整性、机械应力和单元电流共同影响良率和寿命。DRAM/HBM又有不同的电容、刷新、堆叠及测试问题。

继续加层带来更多工序和成本；分段堆叠、结构和材料改良会引入新的连接与一致性约束。逻辑节点路线不能直接当作存储器路线。

覆盖率、形式验证、在线量测、失效分析、已知好裸片筛选和可靠性试验，共同降低流片与出货风险。

面积增加会暴露更多随机缺陷机会；系统状态、工艺波动与多芯片装配又把风险叠加。软件仿真无法直接证明真实硅片在所有温度与寿命下都正确。

更严格筛选提高测试成本与时间，且仍可能漏检；拆成Chiplet可能改善裸片良率，却增加互连和装配失效点。公式只是随机缺陷的简化模型。

通过成熟节点、IP复用、共享流片、Chiplet与工艺协同，产品可以选择不同的性价比路径，而非全员追最小节点。

掩模、工具、研发、爬坡、设备折旧、能源用水、测试与库存都要由可交付产品承担；销量不足或良率太低，会让“更先进”失去商业意义。

单颗功能更强不等于每个客户都愿意付费。专业工艺、模拟、射频与功率产品常优先追求电压、噪声、可靠性和成本；不是先进逻辑的落后版本。

CFET尝试把互补晶体管垂直叠放；二维材料、隧穿器件、单片3D与其他计算架构各自探索新的密度或能效路径。

突破一个约束通常会暴露另一个：接触电阻、可制造温度、缺陷、驱动电流、散热、互连、可编程性与测试都可能成为下一道门槛。

论文中的器件演示、试验线、风险试产、量产和盈利交付是不同里程碑；不能把路线图年份当作采购保证，也不能把更低开关能量当作完整系统能效。